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[zynq][gem] Move MIO cfg in the gem driver to the target cfg

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Chris Anderson
2014-10-10 13:39:09 -07:00
parent bd20280aa2
commit 3e6334670f
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31
target/uzed/target.c
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@@ -100,18 +100,20 @@ const uint32_t zynq_mio_cfg[ZYNQ_MIO_CNT] = {
[13] = MIO_IO_TYPE_LVCMOS33,
[14] = MIO_IO_TYPE_LVCMOS33,
[15] = MIO_IO_TYPE_LVCMOS33,
[16] = MIO_L0_SEL | MIO_IO_TYPE_LVCMOS18,
[17] = MIO_L0_SEL | MIO_IO_TYPE_LVCMOS18,
[18] = MIO_L0_SEL | MIO_IO_TYPE_LVCMOS18,
[19] = MIO_L0_SEL | MIO_IO_TYPE_LVCMOS18,
[20] = MIO_L0_SEL | MIO_IO_TYPE_LVCMOS18,
[21] = MIO_L0_SEL | MIO_IO_TYPE_LVCMOS18,
[22] = MIO_TRI_ENABLE | MIO_L0_SEL | MIO_IO_TYPE_LVCMOS18,
[23] = MIO_TRI_ENABLE | MIO_L0_SEL | MIO_IO_TYPE_LVCMOS18,
[24] = MIO_TRI_ENABLE | MIO_L0_SEL | MIO_IO_TYPE_LVCMOS18,
[25] = MIO_TRI_ENABLE | MIO_L0_SEL | MIO_IO_TYPE_LVCMOS18,
[26] = MIO_TRI_ENABLE | MIO_L0_SEL | MIO_IO_TYPE_LVCMOS18,
[27] = MIO_TRI_ENABLE | MIO_L0_SEL | MIO_IO_TYPE_LVCMOS18,
// 16-21 gem0
[16] = MIO_L0_SEL | MIO_SPEED_FAST | MIO_IO_TYPE_HSTL | MIO_PULLUP | MIO_DISABLE_RCVR,
[17] = MIO_L0_SEL | MIO_SPEED_FAST | MIO_IO_TYPE_HSTL | MIO_PULLUP | MIO_DISABLE_RCVR,
[18] = MIO_L0_SEL | MIO_SPEED_FAST | MIO_IO_TYPE_HSTL | MIO_PULLUP | MIO_DISABLE_RCVR,
[19] = MIO_L0_SEL | MIO_SPEED_FAST | MIO_IO_TYPE_HSTL | MIO_PULLUP | MIO_DISABLE_RCVR,
[20] = MIO_L0_SEL | MIO_SPEED_FAST | MIO_IO_TYPE_HSTL | MIO_PULLUP | MIO_DISABLE_RCVR,
[21] = MIO_L0_SEL | MIO_SPEED_FAST | MIO_IO_TYPE_HSTL | MIO_PULLUP | MIO_DISABLE_RCVR,
// 22-27 gem0
[22] = MIO_L0_SEL | MIO_SPEED_FAST | MIO_IO_TYPE_HSTL | MIO_PULLUP,
[23] = MIO_L0_SEL | MIO_SPEED_FAST | MIO_IO_TYPE_HSTL | MIO_PULLUP,
[24] = MIO_L0_SEL | MIO_SPEED_FAST | MIO_IO_TYPE_HSTL | MIO_PULLUP,
[25] = MIO_L0_SEL | MIO_SPEED_FAST | MIO_IO_TYPE_HSTL | MIO_PULLUP,
[26] = MIO_L0_SEL | MIO_SPEED_FAST | MIO_IO_TYPE_HSTL | MIO_PULLUP,
[27] = MIO_L0_SEL | MIO_SPEED_FAST | MIO_IO_TYPE_HSTL | MIO_PULLUP,
[28] = MIO_L1_SEL | MIO_IO_TYPE_LVCMOS18,
[29] = MIO_TRI_ENABLE | MIO_L1_SEL | MIO_IO_TYPE_LVCMOS18,
[30] = MIO_L1_SEL | MIO_IO_TYPE_LVCMOS18,
@@ -136,8 +138,9 @@ const uint32_t zynq_mio_cfg[ZYNQ_MIO_CNT] = {
[49] = MIO_TRI_ENABLE | MIO_L3_SEL(0x7) | MIO_IO_TYPE_LVCMOS18,
[50] = MIO_TRI_ENABLE | MIO_IO_TYPE_LVCMOS18,
[51] = MIO_IO_TYPE_LVCMOS18,
[52] = MIO_L3_SEL(0x4) | MIO_IO_TYPE_LVCMOS18,
[53] = MIO_L3_SEL(0x4) | MIO_IO_TYPE_LVCMOS18,
// 52-53 gem0
[52] = MIO_L3_SEL(0x4) | MIO_IO_TYPE_LVCMOS18 | MIO_PULLUP,
[53] = MIO_L3_SEL(0x4) | MIO_IO_TYPE_LVCMOS18 | MIO_PULLUP,
};
const zynq_clk_cfg_t zynq_clk_cfg = {